• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Schaltungsanordnung(10) zum Kompensieren von Nichtlinearitäten (NL1, NL2) von zeitversetztarbeitenden Analog-Digital-Wandlern (15, 16) mit mindestens zweijeweils zeitversetzt getakteten Analog-Digital-Wandlern (15, 16),die jeweils eine vorbestimmte nichtlineare Wandlerkennlinie mitintegralen Nichtlinearitäten(NL1, NL2) aufweisen und die ein an einem Eingang (11) der Schaltungsanordnunganliegendes analoges Eingangssignal (VIN) entgegennehmen und jeweilsin ein digitales Zwischensignal (Z1, Z2) wandeln; und mit einemden Analog-Digital-Wandlern nachgeschaltet angeordneten Multiplexer(22), der die digitalen Zwischensignale (Z1, Z2) zum Erzeugen einesdigitalen Ausgangssignals (ZD) der Schaltungsanordnung (10) nacheinanderdurchschaltet; wobei mindestens eine der nichtlinearen Wandlerkennlinienverschiedenen Analog-Digital-Wandler (15, 16) so vorbestimmt sind,dass sich nach dem Zusammenführender Zwischensignale im Multiplexer (22) die integralen Nichtlinearitäten (NL1,NL2) der verschiedenen Analog-Digital-Wandler (15, 16) im Wesentlichenkompensieren.
    公开号:DE102004009613A1
    申请号:DE200410009613
    申请日:2004-02-27
    公开日:2005-11-17
    发明作者:Dieter Draxelmayr；Franz Kuttner；Christian Vogel
    申请人:Infineon Technologies AG；
    IPC主号:H03M1-06
    专利说明:
    [0001] Dievorliegende Erfindung betrifft eine Schaltungsanordnung zum Kompensierenvon Nichtlinearitätenvon zeitversetzt arbeitenden Analog-Digital-Wandlern, insbesonderebei Wandlern deren Nichtlinearitäts-bestimmendeBauelement bekannt sind.
    [0002] Feldervon parallel arbeitenden Analog-Digital-Wandlern bestehen aus mehrerenAnalog-Digital-Wandlern, die parallel, jedoch mit einem gewissen zeitlichenVersatz ein Analogsignal digitalisieren. Die einzelnen digitalenSignale werden dann mittels eines Multiplexers wieder zusammengeführt, sodass effektiv eine höhereAbtastrate als die der einzelnen Analog-Digital-Wandler erreicht wird. Derartige Wandler-Arraysoder Konverter-Arrays werden auch TIADCs (= Time Interleaved Analogto Digital Converters) genannt.
    [0003] Imeinfachsten Fall eines TIADCs sind zwei Analog-Digital-Wandler parallelgeschaltet, tasten abwechselnd ein gemeinsames analoges Eingangssignalab und digitalisieren es. Dadurch erscheint die Abtast- bzw. Umsetzratedes Gesamtsystems gegenüberder Abtastrate der einzelnen Analog-Digital-Wandler verdoppelt.
    [0004] Imallgemeineren Fall lässtsich durch eine Erhöhungder Anzahl der parallel arbeitenden Analog-Digital-Wandler bzw.einer Erhöhungder Anzahl der Kanäle,bei N Analog-Digital-Wandlerndie effektive Abtastrate des Wandlerarrays auf das N-fache der Abtastrateeines einzelnen Analog-Digital-Wandlerserhöhen.
    [0005] Die 1 zeigt ein Wandler-Arraybzw. TIADC nach dem Stand der Technik. Es sind N Analog-Digital-WandlerA/D1, A/D2, ... A/DN vorgesehen, die jeweils einen analogen EingangE1, E2, ... EN, einen digitalen Ausgangs A1, A2, ... AN und einenEingang C1, C2, ..., CN fürein jeweiliges Taktsignal CLK1, CLK2, ..., CLKN aufweisen.
    [0006] Andie analogen EingängeE1, E2, ..., EN ist ein gemeinsames analoges Eingangssignal VINangelegt. Die Analog-Digital-WandlerA/D1, A/D2, ..., A/DN liefern an ihren Ausgängen A1, A2, ..., AN jeweilsdigitale Zwischensignale Z1, Z2, ..., ZN, die von einem nachgeschaltetenMultiplexer MUX als digitales Ausgangssignal ZD des TIADCs nacheinander durchgeschaltetwerden.
    [0007] EinTaktgenerator CLKG erzeugt ein globales Taktsignal CLK, welchesan eine Delay Locked Loop DLL geführt ist, daraus daraus einenN-Phasentakt erzeugt, bzw. N-Taktsignale CLK1, CLK2, ..., CLKN,die jeweils dieselbe Taktperiode T wie das globale Taktsignal CLKaufweisen, jedoch jeweils um einen Zeitversatz von T/N = ΔT verzögert sind.Diese Taktsignale CLK1, CLK2, ..., CLKN sind jeweils an die Takteingänge C1,C2, ..., CN der einzelnen Analog-Digital-Wandler A/D1, A/D2, ...,A/DN geführt.
    [0008] Beisolchen Arrays besteht die Schwierigkeit, dass jede Art von Ungleichheitder einzelnen Wandler untereinander zu Umsetzfehlern führt. ZumBeispiel führenunterschiedliche Offset-Werte der verschiedenen Analog-Digital-Wandlerzu störendenTönen beiFrequenzen, die ganze Teile der Abtastfrequenz aufweisen. Auch unterschiedlicheNichtlinearitätender Kanäle,Unterschiede im Gain, Abweichen vom idealen Abtastzeitpunkt odereine unterschiedliche Bandbreite der Analog-Digital-Wandler führen zu unerwünschtenStörungenim digitalen Ausgangssignal.
    [0009] Insbesondereunterschiedliche Nichtlinearitätseigenschaftender eingesetzten Analog-Digital-Wandler führen zu Ausgangssignalenergienim Frequenzspektrum des Wandler-Arrays, die störend sind.
    [0010] Inder 2 ist beispielhaftdie Kennlinie eines 3-Bit-Analog-Digital-Wandlersgezeigt. Bei einer Kennlinie bzw. Übertragungsfunktion eines Analog-Digital-Wandlerswird das digitale Ausgangssignal Z über das analoge EingangssignalVIN, welches hier auf den Maximalpegel des analogen EingangssignalVINMAX normiert ist, aufgetragen. Ein idealer Wandler mit unendlichhoher Auflösungergäbeeine exakte winkelhalbierende IAD als Kennlinie. Eine ideale Kennlinieeines idealen Analog-Digital-Wandlers mit endlicher Auflösung lieferteine Treppenkurve I3BAD, wobei die Stufen alle dieselbe Breite und Höhe aufweisen.Die gepunktete Linie entspricht einer Kennlinie eines 3-Bit-Analog-Digital-Wandlers, derzwei NichtlinearitätenNL1, NL2 aufweist. Die integrale Nichtlinearität bzw. der Linearitätsfehlerist ein Maß für die maximaleAbweichung der Wandlerkennlinie von der Winkelhalbierenden und wirdin der Regel in der Anzahl des niedrigstwertigen Bits angegeben.Die NichtlinearitätNL1 ist beispielsweise ein positiver Linearitätsfehler und die Nichtlinearität NL2 einnegativer Nichtlinearitätsfehler.
    [0011] UmNichtlinearitätenin Analog-Digital-Wandlern zu vermindern, jedoch nicht zu beheben,sind Verfahren bekannt. Die 3A zeigtbeispielsweise ein Prinzipschaltbild eines Flash-Analog-Digital-Wandlers.
    [0012] DerWandler hat eine Mehrzahl von Komparatoren K1-K8, die jeweils einenersten Eingang EF1-EF8, einen zweiten Eingang DF1-DF8 und einenAusgang AF1-AF8 aufweisen. An die ersten Eingänge EF1-EF8 ist ein analogesEingangssignal VIN eingekoppelt.
    [0013] Esist eine Widerstandsleiter aus einer Mehrzahl von Widerständen R1-R8vorgesehen, die zwischen einer ersten Referenzspannung VREF undeiner zweiten Referenzspannung bzw. Masse GND geschaltet sind. Zwischenden Widerständensind Referenz potenziale U0-U7 abgreifbar, die jeweils an die zweitenEingängeDF1-DF8 der Komparatoren K1-K8 geführt sind.
    [0014] DieKomparatoren K1-K8 liefern Zwischensignale W1-W8, die an eine DekodiererDEK geführt sind.Da die Komparatoren K1-K8 durch die Referenzspannung U0-U7 unterschiedlicheSchaltpotenziale bzw. Schaltschwellen aufweisen, bilden die ZwischensignaleW1-W8 das analoge Eingangssignal in ein digitales Signal im Thermometercodeab. Dieser Thermometercode wird von dem Dekodierer DEK in einengeeigneten digitalen Kode umgesetzt und als digitales AusgangssignalWD ausgegeben.
    [0015] Einentsprechender Analog-Digital-Wandler, wie er in 3A gezeichnet ist, weist in der Regel Nichtlinearitäten durchnicht genau identisch ausgeführteKomparatoren K1-K8 auf. Dies kann u.a. durch Schwankungen in denSubstrateigenschaften eines Halbleitersubstrates, auf dem der Wandlergefertigt ist, bedingt sein. Dadurch können beispielsweise die Schaltschwellender Komparatoren nicht exakt äquidistantsein und somit eine oder mehrere Nichtlinearitäten in der Übertragungskennlinie des Wandlers verursachen.
    [0016] Inder 3B ist eine mögliche Kompensierungvon Nichtlinearitätendurch topologische Vertauschung der Widerstände in der Widerstandsleiterbeschrieben.
    [0017] Demgemäß sind dieWiderständeder Widerstandsleiter derart verdrahtet, dass die über demursprünglichenWiderstand R1 abfallende Spannung bzw. das entsprechende ReferenzpotenzialU1 an den Komparator K2 geführtist.
    [0018] Die über demursprünglichenWiderstand R8 (hier als R2' bezeichnet)abfallende Spannung U2 ist an den dritten Komparator K3 geschaltet.
    [0019] Die über demursprünglichenWiderstand R2 (hier als R3' bezeichnet)abfallende Spannung U3 an den vierten Komparator K4 geschaltet.
    [0020] Die über demursprünglichenWiderstand R7 (hier als R4' bezeichnet)abfallende Spannung U5 ist an den Komparator K5 geschaltet.
    [0021] Die über denursprünglichenWiderstand R6 (hier als R6' bezeichnet)abfallende Spannung U6 ist an den Komparator K7 geschaltet.
    [0022] Unddie überden ursprünglichenWiderstand R4 (hier als R7' bezeichnet)abfallende Spannung U7 ist an den Komparator K8 geschaltet.
    [0023] Somitentspricht der Widerstand R1 aus 3B demWiderstand R1 aus 3A,der Widerstand R3' demWiderstand R2, der Widerstand R4' demWiderstand R7, der Widerstand R5' demWiderstand R3, der Widerstand R6' demWiderstand R6, der Widerstand R7' demWiderstand R4 und der Widerstand R8' dem Widerstand R5.
    [0024] Einederartige topologische Vertauschung nach dem Stand der Technik,um Nichtlinearitäten auszugleichenoder zu vermindern, ist jedoch sehr verdrahtungsaufwändig. DiesezusätzlicheVerdrahtung verursacht zudem Parasitärkapazität, welche die maximale Taktfrequenzdes Flash-Wandlers stark einschränkt.Eine derartige zusätzlicheVerdrahtung muss zudem fürjeden Analog-Digital-Wandler, der in einem Wandler-Array, wie erin 1 beschrieben ist,vorgehalten werden. Die Methode der topologischen Vertauschung istdaher fürAnalog-Digital-Wandler,die zum Einsatz in TIADCs bzw. Wandler-Arrays vorgesehen sind, nachteilig.
    [0025] Esist daher eine Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnungzum Kompensieren von Nichtlinearitäten von zeitversetzt arbeitendenAnalog-Digital-Wandlern zu schaffen, die einen geringen Schaltungsaufwandaufweist, und Fertigungstechnologie-unabhängig realisierbar ist.
    [0026] Erfindungsgemäß wird dieseAufgabe durch eine Schaltungsanordnung mit den Merkmalen des Patentanspruchs1 gelöst.
    [0027] Demgemäß ist eineSchaltungsanordnung zum Kompensieren von Nichtlinearitäten vonzeitversetzt arbeitenden Analog-Digital-Wandlernvorgesehen, die mindestens zwei jeweils zeitversetzt getaktete Analog-Digital-Wandleraufweist, welche jeweils eine vorbestimmte nichtlineare Wandlerkennliniemit integralen Nichtlinearitätenhaben und welche ein an einem Eingang der Schaltungsanordnung anliegendesanaloges Eingangssignal entgegennehmen und dieses jeweils in eindigitales Zwischensignal wandeln. Die erfindungsgemäße Schaltungsanordnung weistferner einen den Analog-Digital-Wandlern nachgeschaltet angeordnetenMultiplexer auf, der die digitalen Zwischensignale zum Erzeugeneines digitalen Ausgangssignals der Schaltungsanordnung nacheinanderdurchschaltet. Dabei ist mindestens eine der nichtlinearen Wandlerkennliniender verschiedenen Analog-Digital-Wandler so vorbestimmt, dass sichnach dem Zusammenführender Zwischensignale im Multiplexer die integralen Nichtlinearitäten derverschiedenen Analog-Digital-Wandler im Wesentlichen kompensieren.
    [0028] Dieder vorliegenden Erfindung zugrunde liegende Idee besteht darin,dass das Zusammenwirken der einzelnen nichtlinearen Kennlinien derjeweiligen Analog-Digital-Wandler ausgenutzt wird. Da nicht dieeinzelnen eingesetzten Analog-Digital-Wandler verändert werden, um deren Nichtlinearitäten zu beheben,sondern die vorhandenen integralen Nichtlinearitäten so genutzt werden, dasssie sich im Mittel, also nach dem Zusammenführen aller Zwischensignalezum digitalen Ausgangssignal kompensieren, ist die erfindungsgemäße Schaltanordnung besonderseinfach. Herkömmlicherweisewerden die im Array angeordneten Analog-Digital-Wandler möglichstidentisch ausgeführt.
    [0029] Erfindungsgemäß ist jedocheine komplementäreAusführungbezüglichder Linearitätsfehler vorgesehen.
    [0030] Gemäß einerbevorzugten Ausführungsform sinddie nichtlinearen Wandlerkennlinien der Analog-Digital-Wandler sovorbestimmt, dass zu jeder integralen Nichtlinearität einesersten Analog-Digital-Wandlers jeweils eine dazu komplementäre integraleNichtlinearitätdes zweiten Analog-Digital-Wandlers vorbestimmt ist. Dies hat denVorteil, dass jeweils paarweise integrale Nichtlinearitäten bestimmtsind, die sich praktisch gegenseitig kompensieren.
    [0031] Esist besonders bevorzugt, dass die nichtlinearen Wandlerkennliniender Analog-Digital-Wandler so vorbestimmt sind, dass eine durchdie Nichtlinearitätenverursachte Ausgangssignalenergie in höhere Frequenzbereiche einesFrequenzspektrums der Schaltungsanordnung verteilt ist. Durch dieVerteilung in hohe Frequenzbereiche werden die fehlerhaften Ausgangssignalenergien,welche durch die Nichtlinearitätenverursacht sind, in Frequenzbereiche verteilt, die für den Frequenzgangder Schaltungsanordnung nicht wesentlich sind. Besonders bevorzugtliegen diese höherenFrequenzbereiche oberhalb der Nyquist-Frequenz der Analog-Digital-Wandler.
    [0032] Ineiner besonders bevorzugten Ausführungsformder erfindungsgemäßen Schaltungsanordnungsind die verschiedenen Analog-Digital-Wandler jeweils auf demselbenHalbleitersubstrat angeordnet und weisen jeweils Nichtlinearitäts-bestimmendeHalbleiterbauelement auf. Diese Nichtlinearitäts-bestimmenden Halbleiterbauelementesind so auf dem Halbleitersubstrat angeordnet, dass sie in einerdurch einen technologieabhängigenGradienten vorgegebenen Richtung angeordnet sind. Vorzugsweise istdieser Gradient eine Schichtdickenschwankung oder eine Dotierungsschwankung.
    [0033] Dieshat den Vorteil, dass die Nichtlinearitätseigenschaften der verschiedenenAnalog-Digital-Wandler von dem technologie abhängigen Gradienten abhängig sindund so die Analog-Digital-Wandlervorteilhafterweise so auf dem Halbleitersubstrat angeordnet sind,dass die jeweiligen Nichtlinearitätsbestimmenden Halbleiterbauelementejeweilige nichtlineare Wandlerkennlinien erzeugen, so dass bei mindestenszwei Analog-Digital-Wandlern ihre Wandlerkennlinien von einer idealenWandlerkennlinie komplementärabweicht.
    [0034] Ineiner bevorzugten Weiterbildung der erfindungsgemäßen Schaltungsanordnungsind mehrere Analog-Digital-Wandler als Flash-Wandler ausgebildet.Diese weisen jeweils eine Mehrzahl von Komparatoren mit jeweilseinem ersten Eingang, einem zweiten Eingang und einem Ausgang auf.Die Flash-Wandler weisen jeweils einen Dekodierer auf, an den dieAusgängeder Komparatoren geschaltet sind und der jeweils eines der digitalenZwischensignale ausgibt. Dabei sind die ersten Eingänge der Komparatorenan den Eingang der Schaltungsanordnung gekoppelt, und die zweitenEingängeder Komparatoren sind jeweils an Referenzspannungen gekoppelt. DieReferenzspannungen sind jeweils zwischen Widerständen einer jeweiligen Widerstandsleiterabgreifbar. Die Nichtlinearitäts-bestimmenden Bauelementesind dabei die Komparatoren, und die einzelnen Flash-Wandler jeweilsum eine Spiegelachse, die senkrecht zu dem Gradienten verläuft, aufdem Halbleitersubstrat angeordnet.
    [0035] Beider bevorzugten Weiterbildung der erfindungsgemäßen Schaltungsanordnung wirdin vorteilhafter Weise ausgenutzt, dass bei spiegelbildlicher Anordnungvon beispielsweise zwei Flash-Analog-Digital-Wandlern auch derenNichtlinearitätenjeweils komplementärzueinander sind. Dadurch kompensieren sich die integralen Nichtlinearitäten der verschiedenenFlash-Wandler erfindungsgemäß.
    [0036] Weiterevorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sindGegenstand der Unteransprüchesowie der Beschreibung unter Bezugnahme auf die Figuren.
    [0037] Dabeizeigt:
    [0038] 1 einAnalog-Digital-Wandler-Array nach dem Stand der Technik;
    [0039] 2 Kennlinienvon 3-Bit-Analog-Digital-Wandlern;
    [0040] 3A einPrinzipschaltbild eines Flash-Wandlers nach dem Stand der Technik;
    [0041] 3B einenFlash-Wandler mit topologisch vertauschten Widerständen;
    [0042] 4 zweikomplementäreKennlinien von Analog-Digital-Wandlern;
    [0043] 5 eineerfindungsgemäße Anordnung vonAnalog-Digital-Wandlernauf einem Halbleitersubstrat;
    [0044] 6 einmehrstufiger Analog-Digital-Wandler nach der Erfindung; und
    [0045] Die 4 zeigtzwei Wandlerkennlinien am Beispiel von 3-Bit-Analog-Digital-Wandlern, die jeweilskomplementäre,integrale Nichtlinearitäten NL1,NL2 aufweisen.
    [0046] Dieerste Kennlinie ist gepunktet gezeichnet, die zweite Kennlinie durchgezogen.Eine mittlere Kennlinie, die aus Addition der beiden Kennlinienund Division durch zwei erreicht würde, bildet eine ideale Treppenkurveals Kennlinie ab.
    [0047] D.h.,wenn zwei Analog-Digital-Wandler, von denen einer die gepunkteteKennlinie aufweist und der zweite die durchgezogene Kennlinie aufweist,in einem Array angeordnet sind und ab wechselnd ein gemeinsames analogesEingangssignal abtasten und wandeln, die Ausgangskennlinie des Wandler-Arraysim Mitel keine Nichtlinearitätenmehr aufweist. Sind die Kennlinien nicht exakt an der Winkelhalbierendengespiegelt, sondern weisen lediglich komplementäre Nichtlinearitäten auf,die verschiedene Vorzeichen haben (positiver und negativer Linearitätsfehler)ist die Linearitäteines erfindungsgemäßen Wandler-Arrayzumindest verbessert.
    [0048] Nachdem Stand der Technik werden Analog-Digital-Wandler, welche zumEinsatz in einem Array vorgesehen sind, möglichst identisch gefertigt, d.h.sie weisen auch dieselben Nichtlinearitäten auf. Erfindungsgemäß wird jedochgerade eine vorhandene Nichtlinearität ausgenutzt, indem ein komplementärer Analog-Digital-Wandlerbezüglichder Linearitätsfehlerebenfalls im Array vorgesehen ist. Da die Analog-Digital-Wandlerin der Regel Nichtlinearitäts-bestimmendeBauelemente aufweisen, wie z.B. Komparatoren oder Widerstände, undder jeweilige Analog-Digital-Wandler auf einem Halbleitersubstrat gefertigtist, könnenkomplementäreAnalog-Digital-Wandler bzw. Analog-Digital-Wandler mit komplementären Nichtlinearitäten durchderen Anordnung auf dem Halbleitersubstrat geschaffen werden.
    [0049] Die 5 zeigteine erfindungsgemäße Anordnungvon Analog-Digital-Wandlernauf einem Halbleitersubstrat.
    [0050] EinHalbleitersubstrat 1, auf dem die Analog-Digital-Wandlerbzw. das gesamte Array angeordnet ist, weist in der Regel Schwankungenin Schichtdicken und/oder Dotierungen auf, die einem Gradienten 2 folgen.Diese Gradienten sind durch Technologieungenauigkeiten bedingt.
    [0051] Aufdem Halbleitersubstrat 1 sind zwei Analog-Digital-Wandler 3, 3' vorgesehen,die jeweils Nichtlinearitäts-bestimmendeBauelemente 4, 5, 6, 4', 5', 6' aufweisen.Die beiden Analog-Digital-Wandlersind so angeordnet, dass sie gegenüber einer Spiegelachse 7,die senkrecht zu dem Gradienten 2 verläuft, liegen. Beispielsweisekönnendie Nichtlinearitäts-bestimmenden BauelementeKomparatoren in einem Flash-Wandler sein. Falls der Gradient 2 linear verläuft, habendie Nichtlinearitäts-bestimmenden Bauelement 4, 5, 6, 4', 5', 6' in den beidenAnalog-Digital-Wandlern 3, 3' jeweils genau den komplementären Effektauf die Nichtlinearitätdes jeweiligen Wandlers 3, 3'. Auf ähnliche Weise lassen sich weitere Analog-Digital-Wandlerpaarweise komplementärgestalten.
    [0052] Die 6 zeigtein Blockschaltbild eines mehrstufigen Analog-Digital-Wandlers miterfindungsgemäßen komplementären Wandlern.
    [0053] Derzweistufige Analog-Digital-Wandler 10 weist einen Eingang 11 zumEinkoppeln eines analogen Eingangssignals VIN und einen digitalenAusgang 12 zur Ausgabe eines digitalen AusgangssignalsZD auf.
    [0054] Esist ein erster grober Analog-Digital-Wandler 13 vorgesehen,der als Flash-Wandler ausgeführt istund entsprechende Komparatoren K aufweist. Der grobe Analog-Digital-Wandler 13 istan eine Widerstandskette 14 gekoppelt, die Referenzspannungen für die KomparatorenK bereitstellt.
    [0055] Fernerweist der mehrstufige Analog-Digital-Wandler 10 einen erstenfeinen Analog-Digital-Wandler 15 und einen zweiten feinenAnalog-Digital-Wandler 16 auf. Die beiden feinen Analog-Digital-Wandler 15, 16 sindebenfalls als Flash-Analog-Digital-Wandlerausgeführtund weisen demnach Komparatoren K auf. Die Komparatoren sind indiesem Ausführungsbeispieldie Nichtlinearitäts-bestimmendenBauelemente.
    [0056] Esist eine zweite Widerstandskette 17 vorgesehen, die andie beiden feinen Analog-Digital-Wandler 15, 16 gekoppeltist und den entsprechenden Komparatoren K Referenzpotenziale bereitstellt.
    [0057] Dasanaloge Eingangssignal VIN wird in einem Eingangstreiber 18 verstärkt undals analoges Eingangssignal Z1 dem groben Analog-Digital-Wandler 13,dem ersten feinen Analog-Digital-Wandler 15 unddem zweiten feinen Analog-Digital-Wandler 16 zugeführt.
    [0058] Esist ein Taktgenerator 19 vorgesehen, der ein TaktsignalCLK liefert, welches an eine Taktsteuereinheit 20 geführt ist.Die Taktsteuereinheit 20 führt dem groben Analog-Digital-Wandler 13 dasTaktsignal CLK, dem ersten feinen Analog-Digital-Wandler 15 einTaktsignal CLK1 und dem zweiten feinen Analog-Digital-Wandler 16 einTaktsignal CLK2 zu. Dabei weist das zweite Taktsignal CLK2 die halbeTaktfrequenz des Taktsignals CLK auf, und das erste Taktsignal CLK1ist dem zweiten Taktsignal CLK2 komplementär bzw. invers.
    [0059] Dasdigitale Ausgangssignal ZA des groben Analog-Digital-Wandlers 13 istan einen Zwischenspeicher 21 geführt, wird dort zwischengespeichert undals zwischengespeichertes Signal Z3 einem Addierer zugeführt. Fernerwerden dem Addierer das erste Zwischensignal Z1 vom ersten feinenAnalog-Digital-Wandler 15 unddas zweite Zwischensignal Z2 vom zweiten feinen Analog-Digital-Wandler 16 zugeführt. DerAddierer 21 addiert die drei Signale ZA, Z1, Z2 zum digitalenAusgangssignal ZD, welches an den Ausgang 12 geführt ist.
    [0060] DieNichtlinearitäts-bestimmendenBauelement sind bei den beiden feinen Analog-Digital-Wandlern 15, 16 jeweilsKomparatoren K. Erfindungsgemäß sind diefeinen Analog-Digital-Wandler 15, 16 beispielsweisewie in 5 gezeigt angeordnet, um komplementäre Kennliniender beiden Analog-Digital-Wandler 15, 16 zuschaffen.
    [0061] Dergrobe Analog-Digital-Wandler 13 liefert zunächst eingrobes digitales Wandlerergebnis ZA, welches in dem Speicher 21 zwischengespeichert wird.Die zwei Feinstufen bzw. feinen A nalog-Digital-Wandler 15, 16 sindjeweils mit der halben Taktfrequenz aber komplementär getaktet.Somit liefern sie abwechselnd ein feines Wandlungsergebnis bzw. daserste und zweite digitale Zwischensignal Z1, Z2. Die beiden feinarbeitendenAnalog-Digital-Wandler 15, 16 kompensieren erfindungsgemäß ihre Nichtlinearitäten gegenseitig,so dass die Kennlinie des zweistufigen Wandlers 10 insgesamthöchstlinear ist.
    [0062] Beiherkömmlichenmehrstufigen Wandlern werden die feinen Analog-Digital-Wandler möglichst identischausgeführt,so dass auch im Ergebnis des entsprechenden gesamten mehrstufigenWandlers die Nichtlinearitätenim digitalen Ausgangssignal bemerkbar sind.
    [0063] Obgleichdie vorliegende Erfindung vorstehend anhand bevorzugten Ausführungsformbeschrieben wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Artund Weise modifizierbar.
    [0064] Sosei die Erfindung insbesondere nicht auf den in 6 beschriebenenAufbau eines zweistufigen Wandlers beschränkt, sondern kann auf eine Vielzahlvon Stufen und insbesondere die parallele Anordnung von vielen Analog-Digital-Wandlern,die erfindungsgemäße Nichtlinearitäten aufweisen,erweitert werden.
    [0065] Insbesonderemuss die räumlicheAnordnung von Analog-Digital-Wandlernauf Halbleitersubstraten nicht notwendigerweise wie in 5 beschriebengeschehen. Auch eine nicht parallele Anordnung der Nichtlinearitäts-bestimmendenBauelemente gegenüberdem Gradienten ist möglich,solange an einer zu dem Gradienten 2 senkrechten Spiegelachsegespiegelt wird.
    [0066] Auchwenn nichtlineare Gradienten vorliegen, lässt sich die erfindungsgemäße Ideeder komplementärenintegralen Nichtlinearitätenanwenden, wobei zumindest die Nichtlinearität ei nes Wandler-Arrays erheblichniedriger ist als die Nichtlinearitäten der einzelnen eingesetztenAnalog-Digital-Wandler.
    [0067] DieErfindung bietet insbesondere den Vorteil, dass sie technologieunabhängig einsetzbarist. Die Erfindung erfordert keine zusätzliche Verschaltung oder Abwandlungder Grundelemente von TIADCs bzw. Analog-Digital-Wandler-Arraysund kann an vielen Typen von Analog-Digital-Wandlern, z.B. Parallelwandlern,Kaskadenwandlern, Wandlern, die mit sukzessiver Approximation wandeln,Wandlern, die nach dem Zählverfahrenarbeiten, etc. verwendet werden.
    [0068] Dieerfindungsgemäße Kompensationvon Nichtlinearitätenin Arrays von zeitversetzt arbeitenden Analog-Digital-Wandlern führt zu erheblichverbesserten Wandlerergebnissen.
    A/D1-A/DN Analog-Digital-Wandler C1-CN Takteingang E1-EN analogerEingang A1-AN digitalerAusgang Z1-ZN digitalesZwischensignal MUX Multiplexer ZD digitalesAusgangssignal VIN analogesEingangssignal DLL delay-lockedloop CLKG Taktgenerator CLK Taktsignal CLK1-CLKN Taktsignal K1-K8 Komparator K Komparator DEK Decodierer WD digitalesAusgangssignal VREF ReferenzpotenzialGND Referenzpotenzial/Masse U0-U8 Referenzpotenzial W1-W8 Digitalsignal AF1-AF8 Komparatorausgang EF1-EF8 Komparatoreingang DF1-DF8 Komparatoreingang R1-R8 Widerstand R1'-R8' Widerstand NL1,NL2 Nichtlinearität IRD idealeKennlinie I3BAD3Z idealesAusgangssignal 1 Halbleitersubstrat 2 Gradient 3,3' Analog-Digital-Wandler 4,5, 6, 4', 5', 6' Nichtlinearitäts-bestimmende Bauelemente 7 Spiegelachse 10 Zweistufenwandler 11 Eingang 12 Ausgang 13 groberAnalog-Digital-Wandler 14 Widerstandskette 15,16 feinerAnalog-Digital-Wandler 17 Widerstandskette 18 Eingangstreiber 19 Taktgenerator 20 Taktverteiler 21 Zwischenspeicher 22 Addierer ZA digitalesAusgangssignal
    权利要求:
    Claims (8)
    [1] Schaltungsanordnung (10) zum Kompensierenvon Nichtlinearitäten(NL1, NL2) von zeitversetzt arbeitenden Analog-Digital-Wandlern(15, 16): mit mindestens zwei jeweils zeitversetztgetakteten Analog-Digital-Wandlern(15, 16), die jeweils eine vorbestimmte nichtlineareWandlerkennlinie mit integralen Nichtlinearitäten (NL1, NL2) aufweisen und dieein an einem Eingang (11) der Schaltungsanordnung anliegendesanaloges Eingangssignal (VIN) entgegennehmen und jeweils in eindigitales Zwischensignal (Z1, Z2) wandeln; und mit einem denAnalog-Digital-Wandlern nachgeschaltet angeordneten Multiplexer(22), der die digitalen Zwischensignale (Z1, Z2) zum Erzeugeneines digitalen Ausgangssignals (ZD) der Schaltungsanordnung (10)nacheinander durchschaltet; wobei mindestens eine der nichtlinearenWandlerkennlinien der verschiedenen Analog-Digital-Wandler (15, 16)so vorbestimmt sind, dass sich nach dem Zusammenführen derZwischensignale im Multiplexer (22) die integralen Nichtlinearitäten (NL1,Nl2) der verschiedenen Analog-Digital-Wandler (15, 16)im Wesentlichen kompensieren.
    [2] Schaltungsanordnung (10) nach Anspruch 1, dadurchgekennzeichnet, dass zu jeder integralen Nichtlinearität (NL1,NL2) eines ersten Analog-Digital-Wandlers (15) jeweilseine dazu komplementäre integraleNichtlinearität(NL1, NL2) eines zweiten Analog-Digital-Wandlers (16) vorbestimmmtist.
    [3] Schaltungsanordnung (10) nach einem der vorhergehendenAnsprüche,dadurch gekennzeichnet, dass die nichtlinearen Wandlerkennliniender Analog-Digital-Wandler(15, 16) so vorbestimmt sind, dass eine durchdie Nichtlinearitätenverursachte Ausgangssignalenergie in höhere Frequenzbereiche einesFrequenzspektrums der Schaltungsanordnung (10) verteiltist.
    [4] Schaltungsanordnung (10) nach einem der vorhergehendenAnsprüche,dadurch gekennzeichnet, dass die verschiedenen Analog-Digital-Wandler (3, 3') jeweils aufdemselben Halbleitersubstrat (1) angeordnet sind und jeweilsnichtlinearitätsbestimmendeHalbleiterbauelemente () aufweisen, die auf dem Halbleitersubstratin einer durch (4, 5, 6, 4', 5', 6') einen technologieabhängigen Gradienten(2) vorgegebenen Richtung angeordnet sind.
    [5] Schaltungsanordnung (10) nach Anspruch 4, dadurchgekennzeichnet, dass der Gradient (2) eine Schichtdickenschwankungist.
    [6] Schaltungsanordnung (10) nach Anspruch 4 oder5, dadurch gekennzeichnet, dass der Gradient (2) eine Dotierungsschwankungist.
    [7] Schaltungsanordnung (10) nach einem derAnsprüche4 – 6,dadurch gekennzeichnet, dass die einzelnen Analog-Digital-Wandler(3, 3')und ihre jeweiligen nichtlinearitätsbestimmenden Halbleiterbauelemente(4, 5 ,6, 4', 5', 6') so auf dem Halbleitersubstrat (1)angeordnet sind, dass die jeweiligen nichtlinearen Wandlerkennlinienvon mindestens zwei Analog-Digital-Wandlern (3, 3') komplementär von eineridealen Wandlerkennlinie abweichen.
    [8] Schaltungsanordnung (10) nach einem derAnsprüche4 – 7,dadurch gekennzeichnet, dass mehrere der Analog-Digital-Wandler(3, 3', 15, 16)als Flash-Wandler ausgebildet ist, die jeweils eine Mehrzahl von Komparatoren(K) mit jeweils einem ersten Eingang, einem zweiten Eingang undeinem Ausgang aufweisen, sowie jeweils einen Dekodierer aufweisen,an den die Ausgängeder Komparatoren geschaltet sind und der jeweils eines der digitalenZwischensignale ausgibt, wobei die ersten Eingänge der Komparatoren an denEingang der Schaltungsanordnung gekoppelt sind, und wobei die zweitenEingängeder Komparatoren jeweils an Referenzspannungen gekoppelt sind, diejeweils zwischen Widerständeneiner jeweiligen Widerstandsleiter abgreifbar sind, und wobei dieeinzelnen Flash-Wandler (3, 3', 15, 16) umeine Spiegelachse (7) die senkrecht zu dem Gradienten (2)verläuft,auf dem Halbleitersubstrat (1) angeordnet sind.
    类似技术:
    公开号 | 公开日 | 专利标题
    Siragusa et al.2004|A digitally enhanced 1.8-V 15-bit 40-MSample/s CMOS pipelined ADC
    US6522282B1|2003-02-18|Estimation of timing offsets in parallel A/D converters
    US6822601B1|2004-11-23|Background-calibrating pipelined analog-to-digital converter
    USRE42878E1|2011-11-01|Analog-to-digital converting system
    Dyer et al.1998|An analog background calibration technique for time-interleaved analog-to-digital converters
    US6784824B1|2004-08-31|Analog-to-digital converter which is substantially independent of capacitor mismatch
    EP1400017B1|2011-04-27|Mehrpegelquantisierer mit strommodus-dem-schaltmatrizen und separater dem-entscheidungslogik für einen mehrbit-sigma-delta-modulator
    US4894656A|1990-01-16|Self-calibrating pipelined subranging analog-to-digital converter
    KR100893885B1|2009-04-20|다중-비트 시그마-델타 변조기용의 디더링 및 다중-한계값생성 기능을 갖는 정전용량이 작고, 킥백 잡음이 낮은다중-레벨 양자화기 입력단
    US7176819B1|2007-02-13|Precision low noise-delta-sigma ADC with AC feed forward and merged coarse and fine results
    US7126515B1|2006-10-24|Selectable real time sample triggering for a plurality of inputs of an analog-to-digital converter
    EP1044505B1|2004-02-25|Verfahren und vorrichtung zum umwandlung von analog zu digital
    US6369744B1|2002-04-09|Digitally self-calibrating circuit and method for pipeline ADC
    US6714886B2|2004-03-30|System and method of DC calibration of amplifiers
    US6653966B1|2003-11-25|Subranging analog to digital converter with multi-phase clock timing
    US8659457B2|2014-02-25|Self-compensating digital-to-analog converter and methods of calibration and operation thereof
    US6894631B1|2005-05-17|Pipeline ADC digital dithering for increased digital calibration resolution
    US10637495B2|2020-04-28|SAR ADCs with dedicated reference capacitor for each bit capacitor
    CN105720981A|2016-06-29|用于模数转换器的微处理器辅助校准
    US8963760B2|2015-02-24|Analog-to-digital converter and solid-state imaging device
    EP0624289B1|1997-09-03|Schaltungsanordnung zur analog-digital umsetzung
    JP3450369B2|2003-09-22|フィードフォワード予知アナログ・デジタル変換器
    JP5440758B2|2014-03-12|Ａ／ｄ変換回路、電子機器及びａ／ｄ変換方法
    JP3523639B2|2004-04-26|アナログ／デジタルコンバータの校正方法及び校正装置
    JP2009540656A|2009-11-19|Ａ−ｄ変換装置およびその方法
    同族专利:
    公开号 | 公开日
    US20050200506A1|2005-09-15|
    US7135999B2|2006-11-14|
    DE102004009613B4|2010-05-12|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-11-17| OP8| Request for examination as to paragraph 44 patent law|
    2010-11-04| 8364| No opposition during term of opposition|
    优先权:
    申请号 | 申请日 | 专利标题
    DE200410009613|DE102004009613B4|2004-02-27|2004-02-27|Schaltungsanordnung zum Kompensieren von Nichtlinearitäten von zeitversetzt arbeitenden Analog-Digital-Wandlern|DE200410009613| DE102004009613B4|2004-02-27|2004-02-27|Schaltungsanordnung zum Kompensieren von Nichtlinearitäten von zeitversetzt arbeitenden Analog-Digital-Wandlern|
    US11/067,589| US7135999B2|2004-02-27|2005-02-26|Circuit arrangement for compensation for nonlinearities from analog/digital converters operating with different timing|
    [返回顶部]